本公開實(shí)施例提供了一種測試設(shè)備、失效分析方法和測試系統(tǒng),該測試設(shè)備包括
芯片載臺和用于支撐芯片載臺的支撐底座,且支撐底座內(nèi)設(shè)置有比較模塊和可調(diào)電阻模塊;其中,芯片載臺,用于承載被測芯片;比較模塊,與可調(diào)電阻模塊連接,用于對被測芯片中待測試層的接地電壓與芯片載臺的接地電壓進(jìn)行比較,根據(jù)比較結(jié)果和可調(diào)電阻模塊對待測試層的接地電阻進(jìn)行調(diào)節(jié),以降低待測試層的表面荷電效應(yīng)。本公開實(shí)施例能夠降低待測試層的接地點(diǎn)和芯片載臺的接地點(diǎn)之間的信號干擾,改善EBAC的成像效果,使得在對被測芯片進(jìn)行失效分析時,可以快速且準(zhǔn)確地定位失效點(diǎn)。
聲明:
“測試設(shè)備、失效分析方法和測試系統(tǒng)” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)