一種用于評估集成電路的制造工藝的試驗(yàn)載體,該載體用所設(shè)置的庫驅(qū)動(dòng)元件的更高效率的空間布局產(chǎn)生實(shí)施許多互連的電路,這些互連可以在制造工藝的最小設(shè)計(jì)參數(shù)下設(shè)計(jì)。這些元件可以設(shè)置成作為環(huán)振蕩器工作,提高允許更高的頻率電路試驗(yàn)的試驗(yàn)?zāi)K的有效電路頻率,以及縮短用于進(jìn)行壽命循環(huán)試驗(yàn)的時(shí)間。明顯地對元件進(jìn)行標(biāo)記,并結(jié)合電隔離錯(cuò)誤易發(fā)的電路節(jié)段使缺陷的識(shí)別的效率更高許多試驗(yàn)方法的可獲得使根致失效的定位更快捷,進(jìn)一步改進(jìn)了制造工藝。
聲明:
“用于可靠性試驗(yàn)的速度老化能力的帶有自我試驗(yàn)的成品率增強(qiáng)的失效分析載體” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
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